Het klinkt in eerste instantie nogal tegenstrijdig dat de DDR5 geheugenbus een hogere bandbreedte heeft dan de CPU naar de I/O die, maar als je er over na denkt: de I/O die bediend ook PCI-e, op sommige SoCs directe I/O (USB3, SATA) en nu ook een interne GPU. Het is juist logisch dat het systeemgeheugen meer dan enkel de CPU kan bedienen.
Voorbeelden:
High-speed NICs kunnen packet data direct naar een buffer in user-space schrijven. De hardware en CPU hoeft enkel als DMA controller op te treden. Tenzij de applicatie die data ook echt gaat aanraken, hoeft die data niet op transport over de IF bus..
Een DRAMless SSD zal z'n cache in het DDR5 geheugen van het systeem willen bewerken. Dit is interne data voor een SSD waar het OS niets mee kan. Echter het OS moet wel een blokje systeemgeheugen opzij zetten voor deze schijf. De rest kan daarna unsupervised door de PCI-e hardware worden afgehandeld.
De
DirectStorage API verplaatst decompressie van game assets van de CPU naar GPU. Kopie's van sector data worden echter nog wel tijdelijk in het systeemgeheugen opgeslagen. Het is niet een direct PCIe peer-to-peer transfer, zoals al wel mogelijk is op sommige hardware platformen. Of dat er op korte termijn gaat komen betwijfel ik ook, want daarvoor zou je een filesysteem flink anders moeten inrichten (denk defragmentatie die sequential transfers opbreekt, en beveilingsproblemen mbt hardware die direct user priviliges kan omzeilen).
Dat betekent dat zo'n API nog steeds (flink) aanspraak maakt op geheugenbandbreedte, vooral als de nieuwe PCI-e 5 SSDs 10+GB/s halen, dat heen en weer moet, en NVIDIA niet loog in z'n RTX I/O marketing materiaal over de decompressiesnelheid van z'n RTX3000 GPUs.
Voor een CPU is de cache architectuur veel belangrijker in random read/writes met bijbehorende latencies, dan dat de hoge bandbreedte dat is. Ik zeg het wederom: een Intel Alder Lake CPU icm DDR4 bestaat m.i. niet enkel vanwege een budget keuze, maar ook omdat veel applicaties nog niet over het kantelpunt zijn dat de hogere bandbreedte van DDR5 een duidelijk voordeel direct oplevert. Om te spreken van een halfgebakken implementatie afgaande op een paar bandbreedte cijfers vind ik wat snel gaan.
Helaas dat Anandtech dit voor Ryzen 7000 niet heeft getest, maar voor Ryzen 5000:
de plot bij "Cache-to-DRAM latency" vertelt veel meer dan AIDA kan doen. Ik zou er in eerste instantie ook van uit gaan dat AIDA niet klopt, aangezien het een 3rd party software leverancier is die graag een 1-klik test wilt maken zonder te spreken over blocksizes of memory access patterns (en of die juist worden uitgevoerd, ipv dat hardware de software te slim af is - wat uiteindelijk wel AMD's job is

).