AMD is helemaal niet de verkeerde kant op gegaan. Het probleem zit hem in procede achterstand.NINjak schreef op woensdag 25 januari 2017 @ 00:36:
Ik "wil helemaal niks gelijk schakelen" ik zeg alleen dat het gewoon 8 (bulldozer) cores zijn, ook al delen 2 cores dingen zoals de FPU. Dat AMD met het (CMT) ontwerp toen de verkeerde kant op is gegaan is duidelijk (geven ze nu ook toe met het RyZEN ontwerp). Ze waren toen ook van mening dat er veel meer parallel verwerkt zou gaan worden en dat meerdere cores het gemis aan IPC zou wegwerken.
In de tijd dat de eerste bulldozer (FX81xx) uit kwam moest deze tegen de i5 2500K en i7 2600K opboxen en multithreaded ging dat best goed, al was het singlethreaded minder. Jammer genoeg (voor ons de consument) is het nog steeds niet zo multithreaded zoals AMD zo'n 5 jaar geleden het voor ogen had.
Dat houd in waar AMD op silicon 1 transistor heeft heeft iNtel er 4.
Dat houd in dat full core 4x zo veel diespace vreet.
Dat houd in dat ze creatief moeten wezen en light cores moeten uitvoeren.
Intel doet dit met elke dieshrink waar de bestaande chip gewoon verkleind wordt komt daarna architectuur verbetering door de core onderdelen op te schalen. Dus transistor budged toe te passen.
Dat werkt ook anders om. Met oude procede moet toch iets doen om enigzins bij te blijven.
Dus je kan niet architectuur los zien van procede. INtel kan makkelijk fullcores toepassen met moderne procede. AMD kan dat ook doen maar op 32 nm worden titanium tegen hanger heavytin met belaberde performance door lage klok en extreem tdp.
Dus buldoze architectuur is niet slecht. Op 14 nm zou AMD buldozer kunnen leveren met 16 cores.8 FPU. Sterk afhankelijk van SMP schaling.
Of 100watt 9 series op 6 GHZ die is ook niet zo langzaam meer en als de TDP concurerend is.
IPC samen met hogeklok brengt ook de singlethread performance op pijl. Blijft probleem van gedeelde FPU over.
Dus Fullcore is betere keuze maar ten eerst heb je concurerende procede nodig.
SMT is dat reken een heden bij moderne cores zo hoog geklokt zijn en geheugen zo laag met hoge latency dat fetching instructies en data 300 tot 600 cycles kan kosten. Procedes
Daar is de out of order proscesing voor SMT waarbij 1 thread maximaal tot 4 pipeline kan vullen met 1 thread omdat je toch ook instructie afhankelijkheden heb tov vorige resulttaten kan je opschalen naar meer dan 6 pipeline als je tweede tread out of order in de mix kan doen. Dus de core resources beter bezet worden.
X399 Taichi; ThreadRipper 1950X; 32GB; VEGA 56; BenQ 32" 1440P | Gigbyte; Phenom X4 965; 8GB; Samsung 120hz 3D 27" | W2012SER2; i5 quadcore | Mac mini 2014 | ATV 4g | ATV 4K