De huidige 90nm Athlon64 (revisie D0) gebruikt een core welke een directe shrink is van de 130nm ClawHammer core (revisie CG). Nog geen extra functionaliteit dus, enkel een zuinigere processor met een potentieel hogere kloksnelheid. Over de revisie van de net geintroduceerde 90nm Opterons is minder bekend, maar ik denk dat deze revisie D4 gebruiken, en niet D0. Revisie D4 zou PowerNow met zich meekrijgen, en wellicht een aantal andere nieuwe features.
AMD eerste 90nm processoren waren de Socket 939 Athlon64 3000+, 3200+ en 3500+ "Winchester". Grote kans dat AMD deze processoren als "toest" heeft uit gebracht om de yields van het 90nm process af te wachten. De D0 revisie die AMD voor deze processoren heeft gebruikt lijkt dik in orde, wat misschien reden genoeg is geweest om voor de Opterons direct over te schakelen op een iets uitgebreidere revisie D, namelijk revisie D4.
Dit zou mooi kloppen met de berichten van AMD's kant. De huidige 90nm Opterons zouden volgens AMD nu al PowerNow functionaliteit aan boord hebben, welke middels een BIOS upgrade aangezet kan worden. Als dit waar is, dan lijkt het erop dat AMD met de Opteron revisie D0 heeft overgeslagen, en direct over is gestapt op revisie D4. Een gerucht/bericht op Investors Hub laat weten dat AMD op 28 December officieel de revisie D Opteron zal introduceren.
Revisie E0 zou een groter aantal wijzingen ondergaan, waaronder het toevoegen van SSE3 ondersteuning, een vergroting van het aantal write combining buffers van twee naar vier, en het toevoegen van twee extra layers. Revisie E0 zou volgens al wat oudere geruchten ondersteuning voor dual-core processoren met zich meebrengen. Wellicht is dit de "Shock-and-Awe" waar men het de laatste tijd over heeft, gezien de geschatte introductie datum van deze revisie begin 2005. Verdere details hierover kan je hier vinden:
http://stanford-online.st...e380/040107-ee380-100.asx
Wat yields van het 90nm process betreft is het denk ik wel in orde. De verlaagde TDP van de 90nm Opterons is goed nieuws, en een 90nm Athlo64@2.8GHz zou bij menig tweaker eerder regel zijn dan uitzondering.
het lijkt erop dat de mhz niet zo snel omhoog meer gaan. wat is de hoogste mhz van een 90nm opteron (beschikbaar) en wat is de hoogste mhz van een 130nm opteron (beschikbaar)?
De 2.0GHz en 2.2GHz 90nm Opterons (waarschijnlijk revisie D4) zouden een 25% lagere TDP hebben in vergelijking tot de 130nm. Een goed teken dus. Revisie D moet in elk geval tot 2.4GHz kunnen schalen om revisie CG te vervangen. De hoogst geklokte 130nm Opteron is immers de 2.4GHz Opteron x50. Indien de yield goeg genoeg zijn, zal het aanzienlijk goedkoper zijn om revisie D te produceren dan revisie C. Vandaar dat het voor AMD gunstig zou zijn om de productie van revisie C geheel te vervangen met revisie D. Wellicht is 2.6GHz of zelfs 2.8GHz mogelijk, gezien de overkloks die men weet te behalen met de 90nm Athlon64's.
Er zweven tevens een aantal "changelogs" rond van revisie D0 en revisie E0, maar deze zijn al
erg oud.
Revisie E0:
* Dual Core support for both 940 and 939-pin processors
* The 940-pin for server supports up to 8 registered DDR400 while the 939-pin for client supports up to 4 unbuffered DDR400
* Better mismatched DIMM support and 2-beat DRAM timing for 939-pin processors
* Better power management features and an enhanced DRAM controller
* SSE3 support with 11 out of 13 instructions present in Prescott excluding MONITOR and MWAIT
* improved HyperTransport bandwidth for 940-pin at 2GT/s, Adaptive Prefetch to optimize cache hit rate, two additional write-combining buffers (total 4), XOR DRAM bank address to prevents page-thrashing on cache write-backs and an expanded clock ramp hysteresis counter.
Revise D0:
* SSE3 implementation (?)
* Improved hardware data prefetch mechanism
* Increased number of writing combine buffers (D0 stepping A64's can now combine up to four non-cacheable streams compared to 2 on the C0 and CG stepping A64's)
* Improved on-die memory controller with more advanced open page policy
* On-die thermal throttling
* Black Diamond Low-K technology (slower less power hungry transistors in less used sections and faster and more power hungry transistors in frequently used sections of the cpu)
UPDATE:
Those details are based on a presentation of Kevin Mcgarth (AMD's Chief of Development)
CPU-Z does not show SSE3 support, its uncertain if this is an incompability problem or whether the D0 stepping does not support SSE3.
Furthermore the new D0 A64s can convert LEA intructions into ADD instructions in certain situations wich can then be executed in a single clock cycle wich should also give a performence boost in some apps.