Dit vind ik een interessante afbeeling:
:no_upscale():strip_icc():fill(white):strip_exif()/f/image/3JdCKIpsUMqMs6dJXTjgj0Xc.jpg?f=user_large)
Het toont het aantal elektronen die nodig zijn per opgeslagen bit voor de verschillende productieproces groottes en per geheugen type. In de begindagen met SLC op 45nm waren er 400 elektronen nodig per niveau. SLC heeft 2 niveau's (0 of 1) dus alles tussen 400 en 800 elektronen stelt een 1 voor, alles tussen 0 en 400 een 0. Toen moest er niet zo nauw gekeken worden of er nu 500 of 795 elektronen in een cel zaten.
Deze afbeelding verduidelijkt de niveau's van de types geheugen: SLC-2, MLC-4, TLC-8 en QLC-16.
Rond 2018 zaten we aan de 11nm, en een 11nm TLC heeft maar 4 elektronen per niveau en TLC heeft met 3 bits 8 verschillende niveau's. Er zijn dus 28 elektronen om 8 niveau's voor te stellen (0 elektronen is ook een niveau). Dan is de grens tussen 2 niveau's al een pak kleiner, dus zijn er preciezere schrijf- en controleacties nodig om zeker te zijn dat er geen bit onbedoelt een niveau lager uitgekomen is als er enkele elektronen te weinig in de cel zijn geraakt.
Bij 8nm QLC zijn er 4 bits per cel, 16 niveau's en stelt elke elektron een ander niveau voor. Stel dat hij 12 elektronen moest schrijven, er zitten er maar 11 in de cel, dan moet de cel opnieuw geschreven worden. Het schrijven van de cellen gebreurt echter op 4 kilobyte page niveau, dus voor 1 slechte bit moeten er duizenden bits opnieuw geschreven worden.
Vandaar dat ze zijn overgeschakeld op 3D NAND geheugen (de groene cijfers in de eerste tabel) waardoor er terug meer elektronen per niveau gebruikt worden en zelfs PLC met 5 bits per cel (32 niveau's) in ontwikkeling is. Zie bijvoorbeeld dit artikel:
How 3D NAND Makes QLC and PLC FeasibleSo why is there so much QLC 3D NAND, and why is there talk of PLC? It’s because in 3D NAND the gates are all about the same size for any number of layers. You don’t have the gate areas being reduced by 33% or more with each new process generation. The gate area is roughly the thickness of the wordline layer times the diameter of the gate (or charge trap) in the vertical column. Neither of these dimensions changes much from one layer count to the next.
Tot zo ver de theorie want ik zie dat je 660p voorzien is van 3D QLC

Er zit een variabele SLC cache in je 660p (dus 1 bit, 2 niveau's zodat het aantal elektronen niet zo nauw komt) en dit is super snel.
/f/image/oJRx9LBW2hg9dZirVZEMhyqL.png?f=fotoalbum_large)
Als de cache vol is wordt de drive echter inderdaad traag, dus de kunst is om de cache niet vol te laten lopen

Bij een lege drive is de cache 140GB groot (bij het 1TB model) en slechts 12GB bij een volle drive. Dan is het gewoon zaak om altijd 1/3e van de drive leeg te laten zodat je cache groot genoeg is en niet zo snel vol loopt.
'Let's eat Grandma!' or, 'Let's eat, Grandma!'. Punctuation saves lives.