[verilog] testbench maken/ simuleren

[Rotjeknor]

Sinds een aantal weken ben ik bezig met het verbeteren van een hardware schema, die op dit moment in verilog geimplementeerd staat. Nu is dat blokje een onderdeel in een groter geheel, deze wil ik echter apart simuleren/ testen.

Ik kreeg als suggestie het maken van een testbench, hier ben ik al aardig mee op weg, althans een begin, maar ik heb geen idee hoe dit gesimuleerd moet worden.

Op dit moment heb krijg ik bij het gebruik van ncsim:

code:

ncsim: v3.11.(p1): (c) Copyright 1995 - 2000 Cadence Design Systems, Inc.
ncsim: *F,NOSNAP: snapshot 'bla.v' does not exist in the libraries.

Ik heb op dit moment nog weinig idee of ik eigenlijk ncsim wel moet gebruiken hiervoor, of dat ik het op een andere manier moet aanpakken.

Als iemand hier ervaring mee heeft, zou het fijn zijn als ik een paar tips kreeg hoe ik dit aan moet pakken.

[Limhes]

Binnen Xilinx Webpack zit een directe koppeling naar de (volgens mij meegeleverde) HDL Bencher. Dit werkt allemaal best fijn, dus kijk daar eens naar...

PS: zie dat je in E'hoven woont. Ken je niemand aan de TU/e? Die hebben namelijk dat programma incl licentie, dus kan je het wellicht bij een van hun eens uitproberen.

edit:
typo

[ Voor 7% gewijzigd door Limhes op 12-03-2003 11:41 ]

[Rotjeknor]

Ik ken daar wel mensen ja, maar ik kan alleen gebruik maken van de huidige tools hier opt werk. Maar goed, het ging mij meer om de methode dan om de software. Toch bedankt, zal eens informeren...