Het mysterie rondom Intenso, het budget SSD merk

[Faloude]

Intenso is een Duitse fabrikant van zeer goedkope opslagmedia en powerbanks. Ik gebruik al enige tijd hun SSD's voor refurbishen van oude laptops, zonder ooit echt te weten wat voor controller en NAND chips er nou in zitten.

Contact met Intenso.de
Ik heb ze gecontacteerd met deze vraag en kreeg eerst als antwoord:

Thank you for your request to the Intenso-International GmbH support team. Our SSDs uses the advanced 3D-Nand technology with SLC data turbo cache.

Heel leuk verwoord, want als je het net iets te snel zou lezen, zou je denken dat er SLC chips in zitten. Dit blijkt echter enkel te gelden voor de cache. Welke cache begrijp ik ook niet precies, want volgens de tweakers productpagina heeft hij geen DRAM. Hierna stelde ik de vraag wat voor chips echt voor de opslag gebruikt worden en dus niet de cache. Hier is het gesprek helaas stilgevallen.

Sample
Gelukkig heb ik hier toevallig een defecte 256 GB SATA variant uit elkaar gehaald en heb ik een foto van de PCB gemaakt.

De controller lijkt een Silicon Motion SM2259XT te zijn. Op de NAND chips staat er in het groot "PF689PG" en hier vind ik niets op. Wie speurt met mij mee?

[DonJunior]

Faloude schreef op maandag 19 februari 2024 @ 14:58:
[..]Welke cache begrijp ik ook niet precies, want volgens de tweakers productpagina heeft hij geen DRAM. [..]

offtopic:
De Tweakers productpagina wordt vaak samengesteld/gecorrigeerd door gebruikers.
Kan een enthousiasteling zijn die ergens gegevens vandaan heeft gepeuterd. Wees je er van bewust dat deze informatie niet altijd correct hoeft te zijn.

[jeroen3]

Na even zoeken in alle talen...
https://prohardver.hu/tem...-ben/hsz_49451-49503.html



PG = Partial Good Mixed Bins

[IceTeaGX]

Met "SLC data turbo cache" wordt waarschijnlijk een gedeelte TLC/QLC NAND bedoeld dat slechts als SLC aangestuurd wordt. Er is dus geen DRAM cache.

Verder zal een budget merk het NAND kopen dat die dag in de budgetbak te krijgen valt.

[Faloude]

jeroen3 schreef op maandag 19 februari 2024 @ 15:07:
Na even zoeken in alle talen...
https://prohardver.hu/tem...-ben/hsz_49451-49503.html

[Afbeelding]

PG = Partial Good Mixed Bins

Whoah, fantastische vondst. Ik kwam hier en daar ook bij wat Russische websites terecht en jij bij een Hongaarse zo te zien. Maar het is mij nu ook geen wonder dat hij defect is. Ik zal later eens een werkende variant openen en kijken wat voor suffix die chips hebben.

[Faloude]

IceTeaGX schreef op maandag 19 februari 2024 @ 15:08:
Met "SLC data turbo cache" wordt waarschijnlijk een gedeelte TLC/QLC NAND bedoeld dat slechts als SLC aangestuurd wordt. Er is dus geen DRAM cache.

Bedoel je dus dat er bijvoorbeeld QLC's aanwezig waarvan een enkele level gebruikt wordt door de controller, waardoor het dus effectief een SLC's worden?

[IceTeaGX]

Faloude schreef op maandag 19 februari 2024 @ 18:41:
[...]

Bedoel je dus dat er bijvoorbeeld QLC's aanwezig waarvan een enkele level gebruikt wordt door de controller, waardoor het dus effectief een SLC's worden?

Inderdaad, een gedeelte van het NAND wordt aangestuurd als SLC, waardoor deze sneller kan schakelen. Hoeveel is afhankelijk van hoeveel NAND er "extra" beschikbaar is.
Dit kan dat fungeren als buffer. Meestal write, en/of de ssd allocation table.
Vandaar dat de performantie op deze drives meestal instort bij langdurige writes. (en verwacht bij budget drives, geen fantastisch grote write buffers)

Al bij al niet echt een groot probleem bij lage loads.

[downtime]

jeroen3 schreef op maandag 19 februari 2024 @ 15:07:
Na even zoeken in alle talen...

[…]

PG = Partial Good Mixed Bins

Interessant maar zegt niet alles. Gooit Intenso die chips klakkeloos in een SSD, wetende dat een deel defect zal zijn, of selecteren ze zelf de goede exemplaren en gebruiken ze alleen die?

[jeroen3]

@downtime Mijn vermoeden is dat er delen van deze chip defect zijn, dus dan worden ze kleiner of trager.
Ik denk dat er niemand zo gek is om untested op producten te solderen, maar deze eerst met een socket zullen binnen.

[Stanton]

Zo werkt de hele chip bak industrie. Een 486SX is een mislukte DX.

Een 'pseudo SLC' cache is heel gangbaar tegenwoordig en de pseudo SLC biedt veel van de voordelen van SLC (snelheid, durability). Een fabrikant kan dit gegeven bijvoorbeeld gebruiken door bijvoorbeeld een groter deel van de NAND als SLC te gebruiken hetgeen de durability van de totale SSD ten goede komt. Dus afweging is dan beperktere ruimte vs. toegenomen durability.

Nadat een controller + NAND chips op een PCB zijn gesoldeerd wordt de NAND getest en niet functionerende blocks buiten gebruik gesteld. In deze video waarin iemand zijn eigen SSD ontwerpt zie je dit process tegen het eind van de video: YouTube: Custom 2.5-inch IDE SSD Assembly and Testing. Hij gebruikt hiervoor een MPtool, in een serieuze fabriek gaat dit grootschaliger natuurlijk hoewel er zat kleine fabriekjes zijn (China).

Of je NAND als SLC kunt configureren zal afhangen van de controller. Voor zover ik begrijp is alle moderne NAND hier in principe geschikt voor ook al kan ik de bron hiervoor even niet vinden.

[White Feather]

Stanton schreef op donderdag 22 februari 2024 @ 01:55:
Een 'pseudo SLC' cache is heel gangbaar tegenwoordig en de pseudo SLC biedt veel van de voordelen van SLC (snelheid, durability). Een fabrikant kan dit gegeven bijvoorbeeld gebruiken door bijvoorbeeld een groter deel van de NAND als SLC te gebruiken hetgeen de durability van de totale SSD ten goede komt. Dus afweging is dan beperktere ruimte vs. toegenomen durability.

De extra durability door gebruik van het NAND als SLC komt doordat de SSD eerst snel data kwijt kan en daarna volledige blokken ineens kan vullen. Daardoor wordt het aantal keren overschrijven van blokken verminderd.

Voor de cellen zelf verandert er niets. SLC schrijven naar een QLC-cel op zich levert geen betere durability op.

Bovendien wordt de cache vanzelf verkleind, dus er is helemaal geen beperktere ruimte. De cache is maar een klein deel van de vrije ruimte op de ssd.

[Ben(V)]

Op de PCB staat SM2258-59XT en dat is een Silicon Motion 3D TLC NAND Sata controller lijkt me niet dat die SLC NAND kan aansturen maar enkel TLC.
Deze controller is specifiek gemaakt voor de low cost markt.

[ Voor 43% gewijzigd door Ben(V) op 22-02-2024 09:02 ]

[Faloude]

White Feather schreef op donderdag 22 februari 2024 @ 08:42:
[...]
Voor de cellen zelf verandert er niets. SLC schrijven naar een QLC-cel op zich levert geen betere durability op.

Dit was (en is nog steeds) mijn aanname. Ik dacht dat de durability verdween zodra je 1 cel in 8 stukken opdeelt. Dat je slechts één in gebruik neemt, zou geen verschil maken. Lijkt er op dat de meningen verdeeld zijn hierover.

Ben(V) schreef op donderdag 22 februari 2024 @ 08:59:
Op de PCB staat SM2258-59XT en dat is een Silicon Motion 3D TLC NAND Sata controller lijkt me niet dat die SLC NAND kan aansturen maar enkel TLC.

De fabrikant beweert dit (op verpakking en productinfo) en via de klantenservice.

[White Feather]

Ben(V) schreef op donderdag 22 februari 2024 @ 08:59:
Op de PCB staat SM2258-59XT en dat is een Silicon Motion 3D TLC NAND Sata controller lijkt me niet dat die SLC NAND kan aansturen maar enkel TLC.
Deze controller is specifiek gemaakt voor de low cost markt.

De controller heeft de mogelijkheid/nauwkeurigheid om TLC uit te lezen. Hij kan dus 8 verschillende nivo’s in voltage onderscheiden. Hij doet het volstrekt prima als je hem softwarematig (firmware) uitlegt dat hij voor sommige cellen vele malen minder nauwkeurig hoeft te werken en maar 2 nivo’s hoeft te onderscheiden.

https://www.tomshardware....cron-3d-preview,4698.html

The SM2258 brings other improvements over the year-old SM2256 controller. We first talked about new direct-to-die writing schemes with the competing Phison's S10 controller, but SMI has a similar "direct-to-TLC" technology. Both work the same. When the SLC-programmed buffer gets full, the SSD starts to write the incoming data directly to the TLC flash.

De controller en zijn voorganger gebruiken dus een SLC-cache, maar deze hoeft niet alles eerst in de SLC-cache te zetten voordat het naar TLC-cellen wordt geschreven.

Faloude schreef op donderdag 22 februari 2024 @ 09:29:
Dit was (en is nog steeds) mijn aanname. Ik dacht dat de durability verdween zodra je 1 cel in 8 stukken opdeelt. Dat je slechts één in gebruik neemt, zou geen verschil maken. Lijkt er op dat de meningen verdeeld zijn hierover.

Op zich is een QLC/TLC/MLC als SLC beschrijven en uitlezen wel duurzamer dan beschrijven en uitlezen als QLC. Je kunt immers veel gemakkelijker uitlezen of iets 1 is of 0. Het verschil tussen die 2 nivo’s is veel groter dan bij de 16 nivo’s waartussen een QLC-beschreven cel onderscheid maakt.

Dus als je stroom weglekt, dan kom je veel minder snel in de problemen.

Maar aangezien de data in die SLC-beschreven cellen weer worden overgezet naar QLC-beschreven cellen heb je niets aan die tijdelijke extra duurzaamheid.

[ Voor 16% gewijzigd door White Feather op 22-02-2024 11:03 ]

[Stanton]

Op de PCB staat SM2258-59XT en dat is een Silicon Motion 3D TLC NAND Sata controller lijkt me niet dat die SLC NAND kan aansturen maar enkel TLC.
Deze controller is specifiek gemaakt voor de low cost markt.

Het staat gewoon in de PDF waar naar eerder gelinked werd.

"SM2259 and SM2259XT also features advanced Direct-to-TLC and SLC
Caching algorithms for optimal sustained performance with TLC and QLC NAND." - bron

Voor de cellen zelf verandert er niets. SLC schrijven naar een QLC-cel op zich levert geen betere durability op.

Da's gewoonweg onjuist.

"While TLC NAND flash is typically only designed for 3,000 programming and erase cycles, the same memory in pSLC mode achieves 30,000 cycles with the previous flash generation and even up to 100,000 cycles with the most current flash technology." - bron

"SLC Mode solves the inherent limitations of TLC and offers better reliability than MLC—equivalent to SLC—at an advantageous cost. In short, SLC Mode is a new alternative solution just right for industrial applications." - bron

[White Feather]

Stanton schreef op vrijdag 23 februari 2024 @ 02:15:
[...]
Da's gewoonweg onjuist.

"While TLC NAND flash is typically only designed for 3,000 programming and erase cycles, the same memory in pSLC mode achieves 30,000 cycles with the previous flash generation and even up to 100,000 cycles with the most current flash technology." -

Als je mijn laatste post leest, is dat dus precies wat ik zeg. Fijn dat je met de cijfers hiervan komt.

*knip* niet op de man

Jouw quote gaan over het gebruiken van TLC als SLC. Dat was de vraag/case dus helemaal niet.

De discussie ging over SLC-cache op een SSD die verder als TLC /QLC beschreven wordt, een tijdelijke cache dus. En daar is mijn quote dus op gebaseerd.

De tijd dat je die extra duurzaamheid hebt is dus peanuts tegenover de tijd dat je hem niet hebt. Marketing bullshit dus.

*knip* niet op de man

[ Voor 10% gewijzigd door br00ky op 24-02-2024 12:36 ]

[Stanton]

*knip* niet op de man

Jouw quote gaan over het gebruiken van TLC als SLC. Dat was de vraag/case dus helemaal niet.

Ja en jouw foutieve claim is "Voor de cellen zelf verandert er niets. SLC schrijven naar een QLC-cel op zich levert geen betere durability op." - en dat is precies het deel waarbij ik vraagtekens plaats. En volgens mij is het helemaal niet "precies wat jij zegt" in een latere opmerking. Je bepekt je in je opmerking puur tot het uitlezen terwijl schrijven en wissen de grote boosdoeners zijn daar waar het wear betreft, maar ook de kosten in snelheid.

De tijd dat je die extra duurzaamheid hebt is dus peanuts tegenover de tijd dat je hem niet hebt. Marketing bullshit dus.

Dat lijkt gebaseerd op een hele beperkte omschrijving van 'een cache', een soort 'doorschuif-cache'. Het doorschuiven is logisch waar we het hebben over max een paar 100 MB. Moderne SSDs gebruiken de pSLC cache veel 'creatiever': Wanneer je beschikking hebt over zeg 100 GB (neem aan "1 TB drive", na apart zetten pSLC => 640 GB TLC, 128 GB pSLC), maar zelfs al is het veel minder maar in GB i.p.v. MB ranges, dan is de cache als 'doorschuif cache' gebruiken gewoon niet slim. Plus het gegeven dat de statische pSLC cache persistent is i.t.t. een DRAM based buffer maakt alternatief en slimmer gebruik mogelijk: Je hoeft immers niet per definitie data door te schuiven naar TLC gebieden. En dit slimmere gebruik drukt wel degelijk wear and draagt dus bij aan durability. Het is vergelijkbaar met de manier van cache gebruik van hybrid drives of zelfs de Media Cache binnen SMR drives. Juist die data die frequent wijzigt en dus een relatief grote aanslag doet op durability kun je eenvoudigweg binnen 'de cache' opslaan. Een nuance die ik wel moet toevoegen is dat ik in dit verhaal uitga van een static pSLC cache, dynamic pSLC kan juist een negatieve impact hebben op wear.

En ja, natuurlijk is dit ook marketing want op het moment dat je grote hoeveelheden data naar de drive pompt loop je tegen de beperkingen van de beperkte cache ruimte aan, maar dat betekent niet dat het allemaal onzin is.

[ Voor 19% gewijzigd door br00ky op 24-02-2024 12:38 ]

[White Feather]

*knip* niet op de man

Ja en jouw foutieve claim is "Voor de cellen zelf verandert er niets. SLC schrijven naar een QLC-cel op zich levert geen betere durability op." - en dat is precies het deel waarbij ik vraagtekens plaats.

Zoals al 2x aangegeven ging het hier om de SLC-cache zoals bij TLC/QLC-ssd’s gebruikt wordt.

Bovendien heb je nog geen enkel bewijs geleverd dat QLC-cellen harder slijten bij QLC-gebruik dan bij SLC-gebruik. Want dat blijkt helemaal niet uit je quotes. Het zal namelijk even hard slijten, maar omdat het verschil in voltage kleiner is bij QLC is de cel op QLC-nivo minder duurzaam geworden. Dat betekent niet dat de duurzaamheid van de cel zelf minder is dan bij SLC. Je zou de cel immers ook als SLC kunnen beschrijven als blijkt dat hij QLC niet meer aan kan.

En volgens mij is het helemaal niet "precies wat jij zegt" in een latere opmerking. Je bepekt je in je opmerking puur tot het uitlezen terwijl schrijven en wissen de grote boosdoeners zijn daar waar het wear betreft, maar ook de kosten in snelheid.

Ja, ik heb het over uitlezen, dat is namelijk hetgeen fout gaat na veel schrijven en wissen. Het is dus het resultaat van.

Want de vraag is of je er nog hetzelfde uit krijgt als dat je er in hebt gestopt.

Dat lijkt gebaseerd op een hele beperkte omschrijving van 'een cache', een soort 'doorschuif-cache'. Het doorschuiven is logisch waar we het hebben over max een paar 100 MB. Moderne SSDs gebruiken de pSLC cache veel 'creatiever': Wanneer je beschikking hebt over zeg 100 GB (neem aan "1 TB drive", na apart zetten pSLC => 640 GB TLC, 128 GB pSLC), maar zelfs al is het veel minder maar in GB i.p.v. MB ranges, dan is de cache als 'doorschuif cache' gebruiken gewoon niet slim. Plus het gegeven dat de statische pSLC cache persistent is i.t.t. een DRAM based buffer maakt alternatief en slimmer gebruik mogelijk: Je hoeft immers niet per definitie data door te schuiven naar TLC gebieden. En dit slimmere gebruik drukt wel degelijk wear and draagt dus bij aan durability. Het is vergelijkbaar met de manier van cache gebruik van hybrid drives of zelfs de Media Cache binnen SMR drives. Juist die data die frequent wijzigt en dus een relatief grote aanslag doet op durability kun je eenvoudigweg binnen 'de cache' opslaan. Een nuance die ik wel moet toevoegen is dat ik in dit verhaal uitga van een static pSLC cache, dynamic pSLC kan juist een negatieve impact hebben op wear.

En ja, natuurlijk is dit ook marketing want op het moment dat je grote hoeveelheden data naar de drive pompt loop je tegen de beperkingen van de beperkte cache ruimte aan, maar dat betekent niet dat het allemaal onzin is.

Dank voor je uitleg over deze zeer nieuwe technieken.

Een pSLC-cache is overigens in consumenten-ssd’s nagenoeg altijd dynamic.
En op een 1TB QLC-ssd die voor 80% gevuld is, is er dus 200 GB vrij, dat is in 100% SLC-cache dus maar 50 GB. En die 100% zal eerder 50% max zijn. Je kunt dan max 25 GB wegschrijven totdat de disk moet gaan doorschuiven en de performance in elkaar valt. Met de snelheid van vele GB/s is dat dus zo gebeurd. En je handige SLC-cache voor veelgebruikte bestanden is ook overschreven.

En ik geloof niet dat er veel consumenten zijn die 50% van hun ssd vrijhouden.

Bij bedrijven is het een ander verhaal. Die kunnen relatief goedkopere SSD’s inzetten en die niet te vol laten lopen.

[ Voor 6% gewijzigd door br00ky op 24-02-2024 12:38 ]

[Stanton]

*knip* niet op de man

[ Voor 106% gewijzigd door br00ky op 24-02-2024 12:39 ]

[Faloude]

*knip* maak een TR aan of reageer niet

[ Voor 84% gewijzigd door br00ky op 24-02-2024 12:39 ]

[br00ky]

Modbreak:

even dicht voor wat opruimwerkzaamheden.

Goed, de ad hominems zijn eruit. De rest van de discussie kan best leerzaam zijn, dus die heb ik laten staan. Als er fouten in staan, verbeter elkaar dan op een normale manier met onderbouwing en bronnen. Het speelterrein hebben we met zijn allen allang verlaten mag ik hopen. Verlaag je niet tot sneren naar elkaar, daarmee haal je ook de kwaliteit van je eigen reacties onderuit.

[ Voor 78% gewijzigd door br00ky op 24-02-2024 12:41 ]

[Stanton]

Je kunt de pSLC cache in de SSD uit de OP een lapmiddel noemen of misleidende marketing.

* De pSLC verbloemt gebrek aan schrijf snelheid.
* De direct to TLC optie is op zijn beurt een 'lapmiddel' om extended wear te voorkomen waarbij de geschreven data per definitie het pad pSLC > TLC volgt.

Je kunt ook zeggen dat er creatief wordt omgesprongen met de beperkingen. Bij "normaal" gebruik loop je wellicht niet tegen de beperkingen van de pSLC cache aan. E daar waar je toch de pSLC cache overschrijdt zorgt direct to TLC er tenminste voor dat dit niet in extra write-amplification (wear) resulteert.

Hoe dan ook, als je echt kwaliteit wilt betaal je simpelweg meer.

Ik heb dit niet willen weerspreken met mijn eerste bijdrage en deed dit ook niet m.i., ik heb slechts willen aangeven dat gebruik van pSLC niets nieuws of bijzonders is, en dat er verschillende manieren zijn om pSLC in te zetten. Het is inderdaad zo dat de ene manier in toename van wear kan resulteren, de andere juist in afname. Wat ik beoogde is het bieden aan tegenwicht van de aanname "pSLC is slecht" en slechts een marketing truc. De ene cache is de andere niet. En een nog weer andere manier is bijvoorbeeld de gehele chip als pSLC benutten zoals bijvoorbeeld gebeurt in niches waar bijvoorbeeld een hele betrouwbare en robuuste USB stick of SD kaart met lange levensduur gewenst is.

Ik heb verder willen aangeven dat de hele chip-bak industrie niet gek is op weggooien, en dat dus 'slecht gelukte' CPUs of NAND chips toch op de een of anderen manier gebruikt zullen worden. Het is bijvoorbeeld niet ongewoon om op USB sticks mislukte eMMC chips of zelfs microSD kaartjes aan te treffen van welke het NAND gedeelte werkt maar de controller niet. Dit is een vrij extreem voorbeeld, maar realiteit.

Verder wil ik opmerken dat in een thread als deze heel veel beweerd en gedeeld wordt en dat deze punten selectief adresseren puur praktische overwegingen heeft. Ik had wellicht duidelijker moeten stellen dat pSLC gebruik van TLC NAND durability vergroot en dat afhankelijk van hoe je pSLC inzet als cache je de durability van de gehele SSD kunt verbeteren.

Deze industrie ontwikkelt zich razendsnel en wat je denkt te weten is drie maanden later alweer achterhaald. Er wordt enorm veel gepubliceerd aan wetenschappelijke papers en patenten, vaak door medewerkers uit de industrie zelf, en veel van dat wat wordt besproken in de papers vindt je snel terug daadwerkelijk toegepast in producten. De CPUs op SSDs worden steeds krachtiger. Nieuwe technieken zijn bovendien door de 'nature' van NAND geheugen vaak slechts een nieuwe manier om beter om te gaan met de beperkingen van NAND geheugen; het feit dat de NAND geheugen een beperkt aantal p/e cycles overleeft, dat cellen eerst gewist moeten worden voordat we ze kunnen programmeren etc.. In die zin kun je veel van de ontwikkelingen in de de categorie 'lapmiddelen' plaatsen.

[ Voor 12% gewijzigd door Stanton op 24-02-2024 13:57 ]