Imec produceert eerste 3nm-testchip

[Sissors]

nieuws: Imec produceert eerste 3nm-testchip, @willemdemoor

Zie de reacties op het bericht, de algemene conclusie is dat er geen chip is geproduceerd, enkel de stappen die waarschijnlijk doorlopen moeten worden bij een 3nm ontwerp van een chip zijn doorlopen.

[willemdemoor]

Volgens mij heb(ben) je(jullie) gelijk, artikel aangepast, fuckup mijnerzijds, excuus.

[kidde]

Ter info (met mijn beperkte kennis, want ik werk in de metaal-sector):

Cadence is een bedrijf welke EDA-software maakt (zeg maar CAD voor electronische schakelingen), ze doen onderzoek naar de karakteristieken van electronische componenten / schakelingen om die dan weer te verwerken in de software, en ze geven 'blokken elektrisch ontwerp' aka 'IP-blocks' / 'RTL' in licentie aan andere bedrijven, zoals ARM en Imagination Technologies.

Cadence maakt dus 'design tools', waarbij 'tools' dus niet kan worden vertaald als 'apparatuur', maar slaat op 'software-tooltjes'.

Als een fab (TSMC, Intel, Samsung, Shanghai Huali, UMC, SMIC - deze werken allemaal* samen (!) bij IMEC) een nieuw procedé heeft, kunnen ontwerpers niet zomaar alles ontwerpen en verwachten dat het werkt. Het ontwerp moet aan bepaalde 'ontwerpregels' voldoen. Dat zijn er al snel >120. Dit handmatig controleren kost veel te veel tijd, vandaar de 'Elekronische Design Automatisering' (EDA) die voor je kan controleren of je ontwerp aan die regels voldoet, en je kan daarna simuleren wat bijvoorbeeld de hitte-ontwikkeling van je ontwerp zal zijn, om zo weer gHz te bepalen en te optimaliseren.
*GloFo / IBM niet, die zitten qua R&D focus in Albany.

De fabs dus, werken samen met de EDA-bedrijven aan een zogenoemd 'eco-systeem'. Ze bepalen samen van de karakteristieken, en proberen dat die worden opgenomen in EDA-tools van 'de grote 3' - te weten Cadence, Synopsys en Mentor (Siemens). Geen eco-systeem / EDA ondersteuning betekent vele malen meer werk voor gebruikers, dus zonder EDA-ondersteuning kan je het als fab wel schudden. Binnenkort zullen we dus waarschijnlijk wel ongeveer hetzelfde bericht ergens zien, maar dan met 'Synopsys' of 'Mentor' erboven.

Vervolgens gaan, vooral voor SoC's, ontwerpers aan de slag, en deze proberen kant en klare blokken op je procede te implementeren, te maken en te testen, en als die dan werken, kan je als fab dat blok kant en klaar aan anderen aanbieden (om in licentie te nemen). Hoe meer IP-'LEGO-achtige' blokken je kant en klaar aan klanten kan aanbieden hoe beter, want hoe sneller die klanten een compleet product naar de markt brengen. Bijv. 'TSMC Open Innovation platform' heeft 100 EDA-tools die hun procede's 'begrijpen', en 5000 'LEGO-blokken' die chipmakers bij elkaar kunnen shoppen / aan elkaar koppelen om snel een nieuwe chip op de markt te zetten.

Maar de EDA-ontwerpers zelf snappen heel goed de karakteristieken van het fab-procede en hoe ontwerpen werkt, dus logisch dat ze zelf ook wel eens complete blokken ontwerpen. Net zoals ARM de Cortex processors heeft, heeft Synopsys bijvoorbeeld de ARC-architectuur - ed - en (moest 't even opzoeken) Cadence levert Tensillica DSP's, belangrijk voor 'neural networks, dus AI! Maar EDA's bieden ook kleinere 'blokjes' aan, zoals vaak ook SRAM en daarop lijkende cellen en interface modules (zoals SATA); dus net zoals dat Linux veel lapjes kant en klare code in 'libraries' heeft zitten, wordt daarom wordt in het IMEC-bericht gesproken over een 'library', maar dan dus op electronica-niveau.

Hoe kleiner de 'node', hoe groter de ontwerp-kosten. Deze ontwerp-kosten nemen zelfs exponentieel toe!

Van Mark Lapedus / Semiconductor Engineering:

The average IC design cost for a 16nm/14nm chip is $80 million, compared to $30 million for a 28nm planar device, according to Gartner. It costs $271 million to design a 7nm chip...

Hoe duurder de chip is om te ontwerpen, hoe meer je dus kan besparen, dus hoe meer je ook kan winnen bij goede EDA-software - en kant-en-klare reeds door anderen geteste libraries / IP-blokken.