VHDL vraag

[cire]

Omdat VHDL een taal is om hardware mee te ontwerpen, stel ik deze vraag maar hier.

Ik wil een architecture opbouwen uit 2 andere. In de architecture declaratie noem ik deze twee andere componenten.

Vervolgens moet met 'port map' het zaakje verbonden worden. Ik kan allerlei voorbeelden vinden, waarbij de al bestaande componenten worden verbonden met de nieuwe architecture, maar ik kan nergens vinden hoe deze twee componenten onderling verbonden worden. Kan dat?

bijvoorbeeld

component A
port ( a : in std_logic;
b : out std_logic);
end component;

component B
port ( a : in std_logic;
c : out std_logic);
end component;


begin
example1 : A
port map ( ???);
example2 : B
port map ( ???);
end ?;


Op de plek van ??? wil ik dus een uitgang van A verbinden met een ingang van B.