Digitaal voltage niveau upscalen

[alopex]

Ik zal even de context geven:
Voor een project voor de universiteit dienen we een wireless link te bouwen waarbij pcb ontwerp en logisch design op een FPGA hoort. De transceiver die gebruikt wordt is de XTR-434 van aurel in combinatie met de Xilinx Spartan 3e FPGA. De PCB's zijn al geproduceerd en werken bijna volledig naar behoren (getest met oscilloscoop en dummy programma op FPGA; om de 50ms 101010...). De signalen naar de FPGA worden gebufferd door een 5V buffer.

Echter heb ik bij het ontwerpen van het pcb, de uitgang van de transceiver (het digitaal signaal dan naar de FPGA moet) rechtstreeks op de FPGA aangesloten in de veronderstelling dat die ook wel op 5V zou lopen en dat de spanning niet te veel zou dalen bij een lage ingangsimpedantie). Niet dus . Ik meet op de oscilloscoop de waardes 0V (laag) en 2.3V (hoog) wat eigenlijk 0V en 5V zou moeten zijn aangezien de FPGA op TTL 0V - 5V (de spec sheet spreekt van een uitgang tussen 0 en 3.5V bij 10kohm load impedance dus load van FPGA poort is waarschijnlijk nog zwaarder). Tijd/Geld voor een nieuw PCB is er waarschijnlijk niet, weet iemand misschien een oplossing (zelf heb ik al gedacht aan
een schmitt trigger, maar misschien is dit niet de goede oplossing).? Daarbij mag het allemaal niet te groot worden omdat het nog moet passen op het reeds gemaakte pcb.

Alvast bedankt

[Verwijderd]

een logic level converter ?

[memphis]

74hc07 met een pull up weerstand.

Edit:

Vreemd, de specs zegt low impedance allowed. Zit je wel op de digital out en niet de analog out?

Je kunt ook een simpel buffertje met een TL061 oppamp maken

[ Voor 82% gewijzigd door memphis op 02-03-2014 00:08 ]

[alopex]

memphis schreef op zaterdag 01 maart 2014 @ 22:13:
Vreemd, de specs zegt low impedance allowed. Zit je wel op de digital out en niet de analog out?

specsheet: "Load impedance allowed: over >100KΩ", dus meer dan deze waarde is nodig. Heb nu het PCB niet bij me, maar het is gemaakt in Altium Designer die automatisch de banen trekt dus ik ben er vrij zeker van dat het de digital out is.

[naftebakje]

Je kan even snel testen met een pull-up weerstandje, kans bestaat wel dat je het laag niveau mee optrekt.
Wil je het proper en volgens de normen doen (wordt ook zo toegepast bij life-critical electronica), dan kan je een klein PCB'tje tekenen met een buffertje, bovenop je board plakken en met draadjes op de nodige punten aansluiten (+5V, gnd, buffer in en buffer out). Plak je draadjes elke 3cm en voor en na elke bocht vast, en het voldoet aan de regels van de kunst.
IPC-7711/7722 legt zelfs uit hoe je een stuk uit je PC kan zagen en er een nieuw stuk in kan plakken om je board werkend te krijgen, maar een boardje bovenop lijkt me dan toch handiger

[ Voor 16% gewijzigd door naftebakje op 02-03-2014 10:23 ]

[Infant]

Voor zover ik het half italiaanse datasheet begrijp, accepteert de TXD input van je transceiver 5V TTL signalen, maar hij output 3V3 TTL...

Output high level: Typical 3.5V (4)

en note 4 zegt dan met een 10kOhm load.

Dit is een beetje in contrast met:

Receiver data output. Load impedance allowed: over >100KΩ.
No capacitance allowed.

No capacitance allowed? Really? Dit kan in de praktijk natuurlijk niet.

Zover was jij ook al.

alopex schreef op zaterdag 01 maart 2014 @ 20:27:
De signalen naar de FPGA worden gebufferd door een 5V buffer.

Echter heb ik bij het ontwerpen van het pcb, de uitgang van de transceiver (het digitaal signaal dan naar de FPGA moet) rechtstreeks op de FPGA aangesloten in de veronderstelling dat die ook wel op 5V zou lopen

Okee...

Je FPGA gaat denk ik niet blij worden van 5V TTL. (4.4V staat onder absolute maximum ratings op een IOpin.) Closest match is dan de LVTTL of LVCMOS welke beide 3V3 aan kunnen. (Tabel op pagina 63.) Welke staat hij op ingesteld?

Op pagina 61 zeggen ze dat een io-pin anywhere tussen de 1.2 en 4.1k aan pullup resistance heeft op de input, en 1.75 - 9.35 aan pulldown.

Je moet eigenlijk even uitzoeken of de RXD uitgang niet stiekem 5V TTL is. Dan zou je er dus een level converter tussen moeten hangen die een ~100k ingangs impendantie heeft, en een paar mA op de uitgang kan leveren op 3V3.

[alopex]

Infant schreef op zondag 02 maart 2014 @ 13:40:
Je FPGA gaat denk ik niet blij worden van 5V TTL. (4.4V staat onder absolute maximum ratings op een IOpin.) Closest match is dan de LVTTL of LVCMOS welke beide 3V3 aan kunnen. (Tabel op pagina 63.) Welke staat hij op ingesteld?

Op pagina 61 zeggen ze dat een io-pin anywhere tussen de 1.2 en 4.1k aan pullup resistance heeft op de input, en 1.75 - 9.35 aan pulldown.

Je moet eigenlijk even uitzoeken of de RXD uitgang niet stiekem 5V TTL is. Dan zou je er dus een level converter tussen moeten hangen die een ~100k ingangs impendantie heeft, en een paar mA op de uitgang kan leveren op 3V3.

De FPGA als chip gaat inderdaad niet blij worden van 5V TTL. Ik was er echter vergeten bij te zeggen dat wij gebruik maken van een bord waar er rond de FPGA nog (diagnostische) ledjes, knoppen staan en de io logic naar andere PCB's wordt op 5V gedaan.

Voor diegenen die de oplossing willen weten: bij no load (oscillosccop) toestand geeft de XTR-434 4V op de RXD uitgang. Dit bleek genoeg te zijn voor de buffer die al op het PCB stond (gevoed met 5V Vcc). Dus logischerwijze heb ik de RXD dan maar aan die buffer gehangen (op een slordige manier omdat ik alle ongebruikte inputs van de buffer met de grond had verbonden om geen onverwachte werking te krijgen.). Ik heb een ingangsbufferpinnetje moeten buigen en aan de RXD gehangen (te zien aan de twee rode draadjes op beide PCB's). Ouput van de buffer hangt dan weer aan een ingang van de FPGA.



Nu werkt alles! We hebben al van 100m een perfect signaal doorgekregen @20kbps (bij ons moet het maar tot 15m gaan). Bedankt voor de info.