AMD Sheets + info

[GENETX]

Ik kom ik 2 inhoudelijke foutjes tegen:

Naast het L2-cache delen de twee cores in een module tevens de L1-datacaches en de integer- en floating point-pipelines: zo probeert AMD het chipoppervlak binnen de perken te houden.

1. De L1-datacache wordt NIET gedeeld tussen de 2 cores. Iedere core heeft zijn eigen L1 cache.
2. Ook de integer-pipeline wordt niet gedeeld tussen de 2 cores.

Wel gedeeld worden: Fetch en Decode. De verwarring in het artikel ontstaat waarschijnlijk doordat de duitse bron aangeeft dat de L1 instructie cache wel gedeeld wordt itt de L1 datacache. Deze instructie cache is dus wat anders als de datacache.

[ Voor 32% gewijzigd door GENETX op 24-08-2011 19:56 ]

[willemdemoor]

helemaal gelijk, en fixed