decoder transistor count

[ncb]

goedendag en hartelijk dank voor uw tijd.

disclaimer:
dit is mijn eerste topic op GoT, dus aub niet al te hard.
heb gepoogd de search te gebruiken maar dit leidde tot niets ook maar lichtelijks gerelateerd.
ik heb gepoogt het meest gerelateerde forum te vinden.

tot dusver de disclaimer dan nu mijn echte vraag.

ik zit namelijk voor mijn profiel werkstuk op het VWO een processor te ontwerpen (allemaal heel simpel van opzet) met hierin 1 complexer/zelfuitgedacht onderdeel om als praktisch deel te kunnen presenteren.
hiervoor moet ik de decoder aanpassen, nou is dit op zich geen enkel probleem maar het leidde tot een klein rekensommetje in mijn hoofd wat niet klopt.
hier zou ik graag uitsluitsel bij hebben zodat ik niet per ongeluk fouten maak in mijn PWS

ik realiseerde mij namelijk dat een decoder (degene die de ram buffer enabled tesamen met read of write line) loopt naar elke individuele adress (dit is uiteraard logisch) maar dit betekent dus dat de decoder blijkbaar 2^64 transistors moet zijn (dit is even een simpel rekensommetje, mijn 2 bit decoder (bouwblok voor grotere decoder) heeft bijv. al 6 transistors wat groter is dan 2^2)
hierdoor is mijn conclussie dus nogal tegen strijdig met de realiteit want 2^64=1.8*10^19=18 triljard transistors volgens de binas.
dit is een volstrekt irreël getal, ter vergelijking nvidia's gt200 heeft 1,4 miliard transistors in totaal en dit is voor de gehele gpu inclusief zijn (ongetwijfeld bit hoge decoder)

dus vraag ik mij af waar de fout zit in mijn gedachten. hoe moet ik een grotere decoder aanpassen dat deze een acceptabelere transistor count heeft?
bij voorbaat dank voor het lezen en een eventuele uitleg. vergroot immers mijn kennis weer.

[Sprite_tm]

Decoder, je bedoelt zoals een 74hc138 die je ram-chip selecteert? Of bedoel je de adreslijndecoder binnenin elke ram-chip die de cellen binnen het ram selecteert?

[ Voor 8% gewijzigd door Sprite_tm op 14-01-2011 16:03 ]

[peeter123]

Wat je nodig hebt zijn multiplexers, Ookwel een mux. Een 64 poort multiplexer kun je aansturen met 6 adreslijnen.

[DaWaN]

ncb schreef op vrijdag 14 januari 2011 @ 15:52:
ik zit namelijk voor mijn profiel werkstuk op het VWO een processor te ontwerpen (allemaal heel simpel van opzet) met hierin 1 complexer/zelfuitgedacht onderdeel om als praktisch deel te kunnen presenteren.
hiervoor moet ik de decoder aanpassen, nou is dit op zich geen enkel probleem maar het leidde tot een klein rekensommetje in mijn hoofd wat niet klopt.
hier zou ik graag uitsluitsel bij hebben zodat ik niet per ongeluk fouten maak in mijn PWS

ik realiseerde mij namelijk dat een decoder (degene die de ram buffer enabled tesamen met read of write line) loopt naar elke individuele adress (dit is uiteraard logisch) maar dit betekent dus dat de decoder blijkbaar 2^64 transistors moet zijn (dit is even een simpel rekensommetje, mijn 2 bit decoder (bouwblok voor grotere decoder) heeft bijv. al 6 transistors wat groter is dan 2^2)
hierdoor is mijn conclussie dus nogal tegen strijdig met de realiteit want 2^64=1.8*10^19=18 triljard transistors volgens de binas.
dit is een volstrekt irreël getal, ter vergelijking nvidia's gt200 heeft 1,4 miliard transistors in totaal en dit is voor de gehele gpu inclusief zijn (ongetwijfeld bit hoge decoder)

dus vraag ik mij af waar de fout zit in mijn gedachten. hoe moet ik een grotere decoder aanpassen dat deze een acceptabelere transistor count heeft?
bij voorbaat dank voor het lezen en een eventuele uitleg. vergroot immers mijn kennis weer.

Ten eerste --> met 64 adres bytes kun je 16 exabytes geheugen adresseren; ik kan zo snel niet een apparaat verzinnen wat zoveel SRAM en/of DRAM gebruikt
Ten tweede --> de communicatie tussen CPU en chips gebeurd altijd met een adres bus; daar heb je dus eigenlijk net zoveel lijntjes als je databus + adresbus + controlebus bijelkaar

Wil je dan nog weten hoe RAM daadwerkelijk inelkaar zit ?
Wikipedia: Dynamic random access memory
Wikipedia: Static random access memory

[ncb]

sorry het ziet ernaar uit dat ik mijn vraag niet precies genoeg gesteld heb.
ik bedoelde de decoder die de adress line omzet van de 64 ingaande lijnen naar de 19 triljard uitgaande.
aangezien een moderne processor 64 bit adressen kan aansturen voreg ik mij af wat zei hebben gedaan om niet die transistorcount van 19 triljard te hebben

het gaat trouwens niet over een apparaat, ik zit een 4 bit processor blueprint te maken. maar ik vraag mij zo af en toe af bij een component hoe dit op een grote bitschaal eruit zou zien (ik weet dat je ze gewoon kunt stacken via carry, bedoel meer de schaal)
alleen kon ik bij dit component gewoonweg de schaal niet behappen omdat deze in mijn ogen veels te veel transistors zou gebruiken dan.

wat ik trouwens van sprite_tm's vraag begrijp is dat tegenwoordig blijkbaar de groepen ram een apparte decoder hebben? waar halen deze dan hun adress vandaan? immers je kunt een gedecode iets niet verder decoden omdat je dan de helft van alle mogelijkheden nooit bereikbaar maakt.

hartelijk bedankt alvast voor de snelle antwoorden.

[DaWaN]

Waarom zou ieder adres een aparte enable lijn hebben ? Zoals ik al zei gaat de communicatie tussen chips altijd gewoon via een adres en een databus.
Veel communicatie binnen een PC gaat tegenwoordig ook al niet eens meer parallel maar gewoon serieel (hypertransport, PCI-express); dan komen de adres bitjes dus gewoon achter elkaar met de databits er achteraan.

[Verwijderd]

ncb schreef op vrijdag 14 januari 2011 @ 17:46:
aangezien een moderne processor 64 bit adressen kan aansturen voreg ik mij af wat zei hebben gedaan om niet die transistorcount van 19 triljard te hebben

Niet waar, een moderne processor heeft 42 of 46 (tegenwoordig zelf al 52?) adreslijnen

[ncb]

serieel maken zou misschien kunnen maar hoe doe je dit dan zonder eerst te decoden?
je moet immers eerst het fysieke adress hebben voordat je het ernaar kan versturen
mijn excuses dan voor de hoeveelheid lijnen, ik dacht dat deze gelijk opgingen met de hoeveelheid bits waarin deze rekent (hoe kun je anders de getallen aanleveren?)

over de decoder: ik basseer mijn gedachtes op de decoder in deze afbeelding (rechts boven)

[jeroen3]

Dus een een 4 naar 16 decoder?

[ncb]

alleen dan nu voor 64 bit, het gaat mij erom dat dit een in mijn ogen onmogelijke transistor count creert en ik zou graag willen weten hoe dit aangepakt word (bij voorkeur met een schema of iets dergelijks)

[donzz]

als je het geheugen als tweedimensionale ruimte bekijkt, hoef je maar 2 * 2^32 te decoderen - 2^33 complexiteit ipv 2^64. als je naar 3 of meer dimensies wordt het voordeel nog groter




plaatjes overigens schaamteloos gekopieerd uit de collegenotes van deze meneer: http://www.es.ele.tue.nl/~gyvez

[ncb]

ah hartelijk dank, ik denk dat ik nu het basis idee erachter begrijp

allemaal hartelijk bedankt voor de hulp.