533Mhz DDR2 op 400Mhz gebruiken -> kunnen timings omlaag?

[rwvdw]

Hallo,

Als ik 533Mhz DDR2 geheugen koop (bijv OCZ PC4200 2x512MB Gold met timings 3-3-3-8), maar deze slechts op 400Mhz gebruik (ik heb namelijk een processor met een FSB van 800), kan ik dan snellere timings gebruiken dan opgegeven? En zo ja, wat zou dan mogelijk zijn?

TIA,

Ronald

[Thandor]

De CL Latency tegenover de klokfrequentie afzetten. (Tijdsduur van één kloktik) :
Bij 266MHz DDR-II (DDR533, PC4200) CL3 is de wachttijd ~11,28ns. (1000/266*3)
1000/222*2.5 komt uit op ~11,26ns.

222MHz DDR-II (DDR444) is dus mogelijk op CL2.5

Zover mijn berekening klopt moet 200MHz DDR-II (DDR400) prima op CL2.5 draaien

Al met al is het uit te proberen m.b.v. stresstests zoals Hexus PiFast!.
Mocht het systeem niet booten na een verkeerde instelling, een CMOS Reset/BIOS Clear biedt uitkomst

[ Voor 25% gewijzigd door Thandor op 04-11-2005 19:55 ]

[Abbadon]

What he said ^ En dan nog is en blijft het een kwestie van proberen want 100% garantie heb je niet op dat gebied. Het kan even geklooi zijn met steeds je BIOS ingaan voor nieuwe settings of zelfs een BIOS reset als je te enthousiast bent, maar uiteindelijk kom je er alleen achter met proberen en je ram daarna ff stresstesten.

[Rey Nemaattori]

Thandor schreef op vrijdag 04 november 2005 @ 19:35:
De CL Latency tegenover de klokfrequentie afzetten. (Tijdsduur van één kloktik) :
Bij 266MHz DDR-II (DDR533, PC4200) CL3 is de wachttijd ~11,28ns. (1000/266*3)
1000/222*2.5 komt uit op ~11,26ns.

222MHz DDR-II (DDR444) is dus mogelijk op CL2.5

Zover mijn berekening klopt moet 200MHz DDR-II (DDR400) prima op CL2.5 draaien

Al met al is het uit te proberen m.b.v. stresstests zoals Hexus PiFast!.
Mocht het systeem niet booten na een verkeerde instelling, een CMOS Reset/BIOS Clear biedt uitkomst

Is de latency niet juist de helft van jou berekening omdat DDR dus 2 datastromen per clockcyclus heeft en dus maar half zol ang hoeft te w88?

[dion_b]

Rey Nemaattori schreef op vrijdag 04 november 2005 @ 21:01:
[...]


Is de latency niet juist de helft van jou berekening omdat DDR dus 2 datastromen per clockcyclus heeft en dus maar half zol ang hoeft te w88?

Nope. Data gaat wel 2x/cyclus, maar control signalling (waar het bij latency om gaat) is gewoon 1x/cyclus.

[Abbadon]

Klopt, alleen de datasignalen gaan met twee per kloktik (daarom heet het ook Double Data Rate), niet de controle- en adresseringssignalen.